聯華電子與Cadence合作提供28nm設計參考流程

益華電腦(Cadence Design Systems, Inc.)宣布，聯華電子(United Microelectronics Corporation；UMC)運用Cadence設計實現與signoff工具，生產立即可供晶片使用的28nm以ARM Cortex-A7 MPCore為基礎的系統晶片(system on chip；SoC)，瞄準入門級智慧型手機、平板電腦、高階穿戴式裝置和其他先進行動裝置等目標。

聯華電子運用Cadence解決方案，比前一代解決方案的試產前置時間縮短了33%，更達成了1.7GHz的效能。此外，聯華電子也達成了低於200mW的動態功耗，這代表比前一代流程降低了20%。

運用多重執行緒的Encounter數位設計實現系統，這個系統融合GigaOpt佈線導向(route-driven)最佳化搭配CCOpt同步時脈資料路徑(concurrent clock datapath)最佳化，獲致更快速的周轉時間，而且大幅改善效能、晶粒面積與動態功耗。

此外，Cadence Tempus時序Signoff解決方案、Voltus IC電源完整性解決方案和Quantus QRC萃取解決方案、實體驗證系統、Litho Physical Analyzer與CMP Predictor的順暢整合，讓聯華電子能夠在流程中更早期進行signoff檢查，以確保設計功能可如預期正常執行。

聯電矽智財開發與設計支援資深處長林世欽表示，運用Cadence提供的大量平行運算架構，得以大幅節省在signoff分析、設計實現與收斂所花費的時間，能夠迅速地為市場提供高品質參考設計，超越功耗、效能與面積的預期目標。