針對3D IC的隨插即用測試策略

立體堆疊晶片(3D IC)即將問世。這種IC能夠有效改善性能、降低功耗並提高產量。通常，使用矽面積作為關鍵因素來確定產量，越大的晶片就越有可能包含製造缺陷。因此一種提高產量的方法是將大晶片和潛在低產量晶片分割成多個較小的晶片，並先對這些小晶片進行獨立測試，然後在3D IC中將它們貼裝在一起。

但3D IC需要對現有測試方法進行一些修改。3D IC測試有兩個目標：提高預封裝測試品質、在堆疊晶片之間建立新的測試。3D IC測試策略基本要求與傳統IC相同-可攜性、靈活性和完整性。

符合上述目標的測試策略基於隨插即用架構，該架構支援晶片級測試、堆疊級測試和部分堆疊級測試使用相同的測試介面，並直接將晶片級測試重定向到3D堆疊中的晶片。

Mentor Graphics開發的隨插即用方法使用相容IEEE 1149.1(JTAG)的TAP作為每個晶片的介面，並使用IEEE P1687 (IJTAG)網路來定義和控制測試接入。在所有晶片上使用相同的TAP結構，這樣對單個晶片甚至封裝晶片進行晶圓測試時，測試介面就會經過相同的TAP，無需做任何修改。

在3D封裝中堆疊多個晶片時，只有底部晶片的TAP作為外部環境(特別是 ATE)的測試介面可見。測試時，任何晶片都可用作底部晶片。從3D封裝外部來看，例如，對於板級測試，3D封裝似乎只包含一個來自底部晶片的TAP。

每個晶片還使用IJTAG對TAP、測試接入網路和包含在晶片內的測試器件進行建模。IJTAG提供一種強大的方法來使測試策略適應並採用未來的測試功能。它基於IEEE 1149.1和IEEE 1500標準，並將這兩者進行有機整合，從而大大超越單個標準的可能性。

3D IC的測試方法還開啟了更廣泛採用層次化測試的可能性。傳統上，只有在完成器件設計之後，才會進行DFT插入和圖案生成工作。分層DFT讓大多數DFT插入和ATPG工作轉入單個模組或晶片。BIST和ATPG向量會針對單個晶片創建，然後重定向到較大的3D封裝。3D封裝級設計只需極少的工作量。

此外，任何晶片的DFT邏輯和向量都可重定向到任何使用該晶片的封裝。如果在多個封裝中使用該晶片，則只需進行一次DFT插入和ATPG，這將會重定向到所有使用該晶片的平台。

目前，完全可以在所有晶片上使用通用TAP結構並將晶片圖案重定向到3D封裝。不過，對3D堆疊還有一個重要的新測試要求——測試堆疊晶片之間互連的能力。

明導國際提倡的策略是基於位於所有邏輯晶片IO(包括 TSV)的邊界掃描雙向單元。邊界掃描邏輯提供一個標準的機制，支援晶片到晶片互連測試，以及晶圓級和晶片級非接觸式包裝和漏電測試。

要在邏輯晶片與寬I/O外部記憶體晶片之間進行測試，必須在記憶體IO使用寬 I/O JEDEC邊界掃描寄存器。將添加的專用JEDEC控制器放置在邏輯晶片上並通過TAP進行控制，可以將該控制器連接到記憶體。就能夠在邏輯晶片和外部記憶體之間執行基於邊界掃描的互連測試。對於全速互連測試，可將IJTAG圖案應用到邏輯晶片中的分層包裝鏈，從而實現類似於目前用於內核之間分層測試的全速測試。

整個行業的3D測試標準、測試要求和使用的外部記憶體類型仍在不斷變化之中。這正是強調隨插即用架構和靈活性的原因之一。通過利用IJTAG和現有IJTAG工具構建測試架構，可以修改和調整測試以應對不斷變化的要求。

Mentor Graphics公司Silicon Test Solutions產品技術市場總監Ron Press認為，開發3D IC測試方法將會促使整體更有效和高效的 DFT 時代來臨。(本文由Mentor Graphics公司Silicon Test Solutions產品技術市場總監Ron Press提供，吳冠儀整理)