Cadence成功縮減瑞昱數位電視SoC面積

益華電腦(Cadence Design Systems, Inc.)宣布，瑞昱半導體(Realtek Semiconductor Corp.)成功運用Cadence Encounter RTL Compiler具實體意識的RTL合成技術縮減數位電視SoC面積，並具體實現在高度整合的多媒體SoC—Imagination PowerVR SGX544MP2的40nm設計上。

RTLCompiler獨特具實體意識的全面映射技術實現資料路徑最佳化，能夠縮小Imagination設計的關鍵元件。瑞昱半導體駕馭先進合成技術，更妥善地結構和映射邏輯到更小的網表(netlist)，並在量產運用EDI數位設計實現系統(Encounter Digital Implementation System)成功地收斂時序而獲得佳績。

瑞昱半導體發言人陳進興副總表示，由於切換至RTL Compiler讓瑞昱能夠實現縮減GPU設計的佔用面積，而達成更快速的流程。瑞昱不斷努力提高產品的價值，同時在給定的表現範圍內達到任何面積或功耗的縮減，能夠提供給瑞昱的客戶在具競爭價格下更高效率的產品，就是脫穎而出的重要關鍵。

瑞昱半導體也同時在此複雜的40nm GPU上首次採用Cadence的EDI系統於塊級(block-level)的收斂，運用EDI系統的階層式設計方法(hierarchical flow)幫助實現更快的GPU和提升SoC設計定案(tapeout)的可預期性。