益華電腦(Cadence Design Systems)宣布，IC設計業者金麗科技(RDC Semiconductor)採用Cadence前端設計RTL Compiler(RC)以及後端設計EDI/CCOpt(Clock Concurrent Optimization)流程，大幅提升了開發效率，不但能顯著加速新產品的上市時程，並同時確保更佳的設計品質。
金麗科技是台灣首家專注於設計開發高階省電16/32位元微處理器的IC設計公司，該公司採用Cadence EDI平台，開發先進製程工控用雙核心X86架構系統單晶片(SoC)，將原本需耗費3個月的時間縮短至2個月，設計生產力獲得了顯著的提升。
除了開發時程縮短之外，RC/EDI設計流程還為金麗科技帶來了新的設計觀念與做法。金麗科技設計開發處處長石銘吉表示，RC/EDI方法論能簡化原有的設計流程，它的自動化程度更高，在時序收斂設計過程中，無需靠人工方式進行客製化的路徑群組(Path Group)與最大延遲(Maximum Delay)，不但便利性更高，而且此流程可輕鬆移植給其他的團隊成員使用，不會再發生設計結果因人而異的情形。
相較於金麗科技採用原有的設計方法，RC-PLE(Physical Layout Estimation)流程已證明能提供與實際投片一致性更高的設計結果。此外，EDI平台的佈線器(placer)由於採用可調式布局技術，能自動決定適當的模塊佈線位置，可確保更佳的時序收斂結果。
Cadence台灣區總經理張郁禮表示，「面對競爭日益激烈的市場挑戰，如何縮短新產品上市時程並確保設計品質，是IC設計業者的重要挑戰。很高興看到Cadence EDI平台憑藉其優異功能協助金麗科技達成了顯著縮短開發週期的目標。追求創新技術與強化夥伴關係是Cadence一貫秉持的理念，Cadence將持續為IC設計業者提供最佳的平台工具，共創雙贏。」
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